← News-Übersicht | Spotmarkthalle
2026-11-05 · Quelle：Tom's Hardware
Der Speicherhersteller entwickelt zudem vertikales HBM und Edge-Inference-Speicher, der direkt auf Prozessoren sitzen soll – eine Roadmap mit unmittelbaren Folgen für das Packaging von KI-Beschleunigern.
Micron hat 4F2 von der Liste gestrichen. Der Speicherhersteller hat das kompakte Zell-Design als Weg zur nächsten DRAM-Generation verworfen und verankert die Roadmap stattdessen in zwei sehr unterschiedlichen Technologien: Wafer Bonding und High-NA-EUV-Lithografie.
Die Absage ist das aufschlussreichste Detail im Plan. 4F2 beschreibt ein kompakteres Zell-Layout, das die Siliziumfläche verkleinern würde, die jedes gespeicherte Bit verbraucht; seine Übernahme ist einer der üblichen Hebel der Branche, um die DRAM-Dichte zu strecken. Micron hat entschieden, diesen Hebel nicht zu ziehen. An seiner Stelle will das Unternehmen Wafer Bonding – das Wafer so verbindet, dass Speicher im Wafer-Maßstab gestapelt und verschaltet werden kann – und High-NA EUV, den nächsten Schritt bei der Auflösung der Extreme-Ultraviolet-Strukturierung, in seine künftige DRAM-Produktion bringen.
Keine der beiden Technologien wird als Endzustand präsentiert. Micron zeichnet Wafer Bonding und High-NA EUV als Brücke zu einem fundamentaleren Übergang: DRAM in drei Dimensionen mit vertikal strukturiertem Speicher zu bringen, eine Verschiebung, die das Unternehmen in den nächsten Jahren erwartet.
Die Roadmap trägt eine zweite, ausdrücklich auf KI gerichtete Spur. Neben der konventionellen DRAM-Evolution entwickelt Micron vertikalen High-Bandwidth-Memory, der HBM als vertikal orientierte Struktur neu formt, zusammen mit einem separaten Konzept namens vertical edge inference memory – ein Speicher, entworfen, um direkt auf den Prozessoren integriert zu werden. Inferenzkapazität direkt in den Prozessorstapel einzubauen, statt sie als separate Komponente anzuhängen, ist eine jener Packaging-Verschiebungen, die umformen könnte, wie Edge- und Client-KI-Systeme gebaut werden.
Für alle, die mehrjährige KI-Infrastruktur-Einkäufe planen, ist die Reihenfolge das eigentliche Signal: Micron erwartet, dass das konventionelle Scaling zuerst über Wafer Bonding und High-NA EUV läuft, mit 3D-Speicher und prozessorintegriertem Stapeln als Folgeschritt innerhalb eines Zeitfensters, das das Unternehmen in Jahren misst.
Tags: Micron · DRAM · HBM · High-NA EUV · Wafer Bonding · 3D DRAM
萬安算交所 AIXX · AIXX · Verifizierte Computing-Börse · Zur Spotmarkthalle